Главная Мой профиль Регистрация Выход Вход
FPGA дизайн и разработки
Понедельник
6.2.2023
05:09
Приветствую Вас Гость | RSS ВходРегистрацияГлавная
Меню сайта
Главная » 2008 » Октябрь » 15 » Добавлен образец нашего HDL проекта под Xilinx Spartan3
Добавлен образец нашего HDL проекта под Xilinx Spartan3
11:07
Образец нашего VHDL/VERILOG кода для приемного тракта радиоустройства
- используется математика (в т.ч. своя схема деления)
- используются буферы (кеш)
- используется блочная память

Все конструкции синтезируемы.

Раздел "Каталог файлов"
Просмотров: 527 | Добавил: Masterofdisgarmony | Рейтинг: 0.0/0 |
Всего комментариев: 0
Форма входа
Календарь новостей
«  Октябрь 2008  »
ПнВтСрЧтПтСбВс
  12345
6789101112
13141516171819
20212223242526
2728293031
Поиск
Друзья сайта
Статистика

Copyright MyCorp © 2023
Сайт управляется системой uCoz