Главная » 2008 » Октябрь » 15 » Добавлен образец нашего HDL проекта под Xilinx Spartan3
Добавлен образец нашего HDL проекта под Xilinx Spartan3
11:07
Образец нашего VHDL/VERILOG кода для приемного тракта радиоустройства - используется математика (в т.ч. своя схема деления) - используются буферы (кеш) - используется блочная память
