FPGA дизайн и разработки
Среда
24.4.2024
02:41
Приветствую Вас
Гость
|
RSS
Меню сайта
Главная страница
Каталог файлов
Каталог статей
Образцы разработок
Контакты
Наши возможности
Гостевая книга
Главная
»
2008
»
Октябрь
» 15
Добавлен образец нашего HDL проекта под Xilinx Spartan3
Образец нашего VHDL/VERILOG кода для приемного тракта радиоустройства
- используется математика (в т.ч. своя схема деления)
- используются буферы (кеш)
- используется блочная память
Все конструкции синтезируемы.
Раздел "Каталог файлов"
Просмотров:
557
|
Добавил:
Masterofdisgarmony
|
Дата:
15.10.2008
Форма входа
Календарь новостей
«
Октябрь 2008
»
Пн
Вт
Ср
Чт
Пт
Сб
Вс
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
Поиск
Друзья сайта
Официальный блог
Инструкции для uCoz
Портал Electronix
Статистика
Copyright MyCorp © 2024
Сайт управляется системой
uCoz